Cadenceのハードウェアシステムベリフィケーショングループが提供するDynamic Duo (Palladium EmulatorとProtium FPGA Prototype) Solutionは、世界で広くご支持頂いております。このセッションでは、最新第三世代で新登場の System Studio シリーズ、仮想環境におけるマルチシミュレーションサポート、最新顧客事例などをご紹介します。

※本セッションは英語での講演となります

回路の大規模化・複雑化に伴い、従来のシミュレーション手法からエミュレータを使用した高速化手法の重要性が高まっています。

私たちは既存のUVM環境をベースに、検証シナリオをそのまま活用できるPalladiumアクセラレーション環境を構築し、シミュレーション比100～150倍程度の実行速度を実現しました。

本講演では、シミュレーション用のテストベンチとDUTをPalladiumで高速実行する取り組みを進める上で、我々が直面した課題とその解決策についてご紹介します。

近年のフラッシュメモリ開発では高機能/高性能化の要求に応えるため、回路は複雑になり検証ボリュームが増大しています。弊社では、バグの早期発見や開発加速および設計品質維持のため、短期間に修正&全数テストによるリグレッションを繰り返す開発(CI/CD)環境を運用しております。しかし、限られた期間内に修正箇所に関わらず全数テストを実施することが困難となりつつあり、検証時間に加えてデバッグ時間の長期化も課題となっております。この課題への対策として、AIによる修正箇所ドリブンな検証技術である Verisium AutoFocus の適用を検討しました。本セッションでは、その検討結果と活用法を紹介いたします。

弊社では複数Regionでの開発を行っていますが、これまでの検証環境には、各拠点の検証状況のタイムリーな可視化・効率的な検証デバッグ環境の提供に課題がありました。今回の発表では、Verisiumプラットフォームのアプリケーションを検証環境に取り込むことで、複数拠点間で検証状況の可視化及び検証効率を改善することが可能になった事例についてご紹介します。

本講演では、システムアーキテクチャの検討に必要な、実行時間・消費電力見積を高速且つ高精度にシミュレーションすることが可能なVisualSimのご紹介およびデモを行います。VisualSimのシミュレーション技術は、SoCから複数ECUをネットワークで接続されたシステムレベルまで、高速且つ高精度でシミュレーションが可能です。VisualSimは、OEM-Tier1-半導体サプライヤの各レイヤにてご利用可能なアーキテクチャ探索ツールです。

近年、AIを活用した機能検証の回帰圧縮やカバレッジ改善技術が登場し、当社はその可能性に早期から注目してきました。現在は実証評価で得た知見をもとに、回帰圧縮性能を最大限に引き出すための独自の工夫を重ねています。さらに、現場導入を加速するため、社内検証環境への統合にも注力し、誰もが使いやすく効果を実感できる仕組みづくりを進めています。

本発表では、独自技術の活用方法と実導入に向けた具体的な取り組み、そしてその成果をご紹介します。

既存のIPを次期バージョンの出発点として再利用したいと考えるのは当然のことです。Virtuoso Studio Agentic AI Migrationフローは、元のIPの重要な仕様詳細を再利用することで、次世代IPの迅速な提供を可能にします。本講演では、プロセス・マイグレーションについて解説し、Virtuoso Studioを堅牢なAIソリューションで拡張している分野をご紹介します

※当セッションには同時通訳のご用意はございませんが、日本語での概要説明を予定しております

先端プロセス化が進むにつれ、回路の複雑化やDesign Rule制約増加により設計工数・リソースが増加しつつあります。そのため、従来の設計手法を品質と設計効率を両立できる新たな手法への切り替えが必要と考えます。

その一つの取り組みとして、複数のアナログ基礎回路に対して、Circuit Optimization及びLayout Migrationの適用検討をしましたのでその内容を紹介します。

アナログ回路はノイズや製造ばらつきに対する感度が高く、対称性や配線長の均一性など様々な構成要素を意識したレイアウト設計が不可欠です。そのため小面積で低消費電力・高性能なアナログ回路を開発するには高度な知識と熟練設計者による判断が必要です。そこで当社ではケイデンス社様と共同でAI/MLを活用した自動配置配線技術を開発しています。本発表では共同開発の取り組み状況をルネサスからの期待を交えて紹介します。

CMOSイメージセンサに対する高画質・多機能化要求により、アナログ回路設計ではプロセスの微細化、設計の複雑化・大規模化が進み、検証項目・条件の増加や設計者間のゴール共有、検証品質の向上が課題となっています。市場へのタイムリーな製品提供のためにはTAT短縮も必要です。これら課題の解決策としてADE Verifierの適用検討をしましたのでその内容を紹介します。

性能向上や低消費電力化を目的に半導体の微細化が進む中で、回路設計、特にカスタム設計の難易度が飛躍的に高まっています。複雑なデザインルール、エレクトロマイグレーションや電源電圧ドロップと言った厳しい設計制約を満たしつつ、求められる電気的特性を効率的に達成する手法の一つとして、寄生素子の影響解析に優れたQuantus Insightを実例と共に紹介し、今後の展望についても述べます。

本発表では、電磁界解析ソフトウェア Cadence AWR AXIEMを用いたNTNフィーダリンク用100GHz帯GaN MMIC増幅器と、カスタム設計環境Virtuosoを用いた300GHz帯シリコン増幅器の設計事例を報告します。また将来開発に向け当社が検討しているGaN/Si一体化協調設計技術に関する紹介をします。

極めて複雑なチップを厳しいスケジュールと競争力のある設計目標、限られた設計エキスパートで開発するニーズに応えるため、Cadenceは業界初のエージェント型AI設計プラットフォームCadence Cerebrus® AI Studioを発表しました。これは複数ブロック・複数ユーザー対応で、高度なチップの積極的な消費電力、性能、面積（PPA）目標達成とターンアラウンドタイム（TAT）の短縮を支援します。本セッションにて新製品Cadence Cerebrus® AI Studioを紹介します。

※当セッションには同時通訳のご用意はございませんが、日本語での概要説明を予定しております

先端ノードプロセスSoC製品にPegasus DRCを導入しました。リソース管理など多くの課題に直面しましたが、Pegasusを導入し、Innovusに統合されたPegasusインデザインフローを活用することで、DRC収束の設計効率と計画性が大幅に向上しました。ケイデンスのPegasusチームと弊社EDAチーム及び設計者との綿密な連携により、DRCとFILLにおけるPegasus活用が出来ました。

近年、設計の複雑化と市場投入までの期間短縮要求により、RTL設計段階での品質確保がますます重要となっています。CMOSイメージセンサー開発においても、品質担保と開発効率向上のため、タイミング・パワー・レイアウト収束性といったインプリ課題をRTL設計段階で見積もり・対処することが求められています。本発表では、Joules RTL Design Studioを用いた早期見積もりと手戻り削減の取り組みの事例を紹介します。

本講演では、DMM.makeが手掛けたチップ設計の事例紹介をおこないます。

先進ノードIC設計における物理検証の効率化を目指した革新的なDRCフローを紹介します。

Innovus Pegasus-In-Designを活用し、設計ルールチェック（DRC）とレイアウト検証（LVS）の自動化と最適化を図り、設計の生産性と効率を大幅に向上させる方法について紹介します。

近年のシフトレフト設計手法の進展により、半導体チップ開発における論理設計での回路規模はかつてない規模と複雑さに直面しています。特に、検証対象のデータ量が膨大になる論理等価性検証や、影響範囲の正確な把握と制御が必要な論理ECOでは、難度が急増しています。ルネサスではこの課題を解決するため、AI/ML技術を活用した検証環境の自動構築と解析手法を導入しました。本発表ではその革新的アプローチと成果事例を紹介いたします。

Rapidusが提唱する短TATビジネスモデル(RUMS : Rapid & Unified Manufacturing Service)における設計ソリューション(Raads : Rapidus AI-Assisted Design Solution)をCadenceと共同して開発しています。本講演ではRaadsの構成、概要とCadence社と共同で開発しているJedAI/Cerebrusを用いたRaadsのアプリケーションについてご紹介します。

このセッションでは、ケイデンス製品がADASやIVIなどの車載アプリケーションにどのように適しているか、そしてTPGグループがEV向けインキャビンセンシングやバッテリー管理システムといった新しいアプリケーションに注力し、SDVにおける新たなワークロードの実現に取り組んでいる様子について紹介します。TPGチームは、これらの詳細に加え、新しい車載向けビジョン、オーディオ、レーダー、AICPコアの製品を紹介いたします。

※本セッションは英語での講演となります

ケイデンスは、新しいキャッシュコヒーレント対称型マルチプロセッシング（SMP）HiFi DSPを発表しました。HiFi DSPのキャッシュコヒーレントSMPアーキテクチャは、ソフトウェア開発を簡素化し、並列オーディオ処理を強化し、インテグレーションの複雑さを軽減します。その結果、SoC開発者は、高度なオーディオアプリケーションの市場投入までの期間短縮と開発効率化、オーディオ性能の向上というメリットを享受できます。

※本セッションは英語での講演となります

大規模言語モデル（LLM）の登場で、プロセッサの性能はメモリ帯域と容量に制限されるようになり、面積と電力を最小限に抑えながら帯域と容量を最適化する様々なメモリが必要とされています。ケイデンスはAI向けの性能を備えたHBM、GDDR、LPDDR、DDRのすべてを提供している唯一のベンダーです。本セッションでは、メモリIPサブシステムを用いてシステムと性能の最適化がどのように実現されるか、またお客様の実装を容易にするシステムリファレンスデザインとツールについて解説します。

※本セッションは英語での講演となります

AIの性能向上に伴い、データ転送に対する需要の高まりがプロセッサ、ネットワーク、ストレージアーキテクチャの進化を加速させています。本セッションでは、AIコンピューティングのスケーリングを可能にするインターフェースの進化と、インターフェースIPポートフォリオを通じてAIをどのように強化していくかについて概説します。ソリューションとして、高速インターコネクト（PCIe、USB）、スケールアップ/スケールアウト（UALink、Ultra Ethernet）、D2D （UCIe）が含まれます。

※本セッションは英語での講演となります

半導体業界は、モノリシックなSoCアーキテクチャから、モジュール型のチップレットベース設計への変革期を迎えています。この変化を乗り切るため、当社はチップレットベースのAIプラットフォームを活用して、SoC設計を迅速化する方法を提供します。当社のチップレットベースのアーキテクチャは、高性能コンピューティングチップレットを組み込み、インターオペラビリティを確保することで、お客様のチップレット開発を支援します。このプレゼンテーションでは、Arm エコシステム向けのチップレット設計を実現するチップレットベースの AI プラットフォームアーキテクチャを紹介します。

※本セッションは英語での講演となります

量子コンピューティングの進歩によりPQCの重要性は理論的なものから戦略的に不可欠なものへと変わりました。本セッションでは半導体ライフサイクル全体にわたるPQCの導入に焦点を当て将来のシステムを保護するためにH/Wベースのセキュリティがどのように進化していくべきかを探ります。IP、SoC、チップレットベースでPQCアルゴリズムの設計をサポートし、弊社ソリューションがどのようにセキュア・バイ・デザイン・アーキテクチャを実現するか解説します。自動車分野やエッジセクターの実例を通しコネクテッドシステムを将来にわたって保護する方法を紹介します。

生成AIを含むHPCの進化と需要の高まりを受けて、Chiplet技術は半導体産業の発展に不可欠なものとなっています。TSMCジャパン3DIC研究開発センターは、3D半導体技術の研究開発拠点として、日本のパートナーとともにAI/HPCの進化を実現する新技術を創出していきます。本講演では、Chiplet技術の重要な要素である先端パッケージング技術の展望および当センターの取り組みを紹介します。

今日の人工知能（AI）およびマシンラーニングの時代では、より高速な計算、ストレージ、大規模モデル、そしてスピードが求められています。しかしムーアの法則の減速に伴い、チップが2Dから3Dへと移行するにつれ、熱、電力、EMIR、ストレス、そして大規模設計といった新たな課題に直面しています。これら新たな課題への対応のため、合成やP&R等の担当領域に特化した専門知識から、多分野にわたるエンジニアリング知識へと拡張するという、新たなパラダイムシフトが起こっています。

本プレゼンテーションでは、チップレット設計の時代に必要なポイント（課題に対する準備）を説明いたします。

※本セッションは英語での講演となります

世界的に需要が高まっている AI, HPC分野は、特に、最先端微細化プロセス適用による複雑な回路設計＆製造ルールによる高難度化、機能拡張の複雑化、開発日程長期化、高コスト化、といった深刻な問題に直面しています。その対策案として『Chiplet技術』が注目されており、GUCは最前線で本技術業界をリードしている企業の一つです。今回、本セッションでは、GUCにおけるChiplet戦略と3DIC最新技術をご紹介致します。 

SPADセンサやCMOSセンサを含むイメージングデバイスに対する高性能化や小型化の要求に対応するために、複数チップを積層するチップ積層化技術の適用が進んでいます。

一方、 積層化によりチップ間に寄生容量が生じ、センサ特性への影響が懸念されるため、従来と異なる新しい設計フローが必要となります。当セッションでは積層チップ間の寄生容量抽出からポストレイアウトシミュレーションまでを、センサ設計への適用を想定したフローをご紹介いたします。

フローを構成するツール：Integrity 3DIC、Virtuoso Heterogenous Integration、Quantus IDX

次世代半導体チップレットのインターポーザは銅張積層板とはCu配線の作成法が異なり、ベタGndが配置できません。このため、配線層毎に電磁界分布が閉じにくく、クロストークを低減する配線寸法（S/G 配線幅、スペース）を探索するにも多層にわたる電磁界解析が必要となります。インターポーザの配線構造（PCBより設計パラメータが多い）最適化検討に、Optimalityが有効かの検討状況を報告します。

AI時代の要請に応える半導体集積技術として、チップレットが注目を集めています。機能分離と再統合による柔軟な設計が可能となり、2.5D接続や光インターコネクトとの組み合わせも現実味を帯びています。本講演では、最新のチップレット実装構造、横浜におけるエコシステム型研究開発、人材育成の取り組みについて紹介します。

2024年よりCadence Design Systems社グループの一員となったBETA CAE Systemsの紹介と、BETA CAE Systemsのソフトウェア製品とClarityのIntegrationによるEM Simulation Solutionの紹介をいたします。

自動運転などに向けたGNSSを含む無線利用の信頼性の確保のため、車載機器からの不要エミッション低減への要求が強まっています。

本講演では、車載通信（同軸系, CAN, Ethernet等）のEMC性能向上のための車載用コネクタのグラウンド実装とEMCの関係につき現在検討中の内容について概説します。　

CASEの進展により、クルマの知能化・情報化・電動化が大きく進み、搭載されるソフトウエア、電子システムが大規模化、それらを統合的に制御する高性能なデジタル半導体、SoCがますます重要になってきています。ASRAでは、チップレットの技術を用いて、異なるパワートレインの車、小型車から高級車まで同じソフトウエアが搭載でき、SDVを実現するSoCハードウエアプラットフォームの実現を目指しています。

SSD製品の開発においてPCBアートワーク未実施の開発初期段階のSIシミュレーション(Feasibility Study)は非常に重要な位置づけとなっています。しかし昨今のI/Fの高速化に伴い、従来のシミュレーション方法では精度不足が顕在化しており、その改善が急務となっていました。今回はCadenceのツールを用いてSIシミュレーションの精度および効率の向上を検討した内容について紹介します。

3D電磁界ソルバーClarity向けインダクタモデルの開発とWEB公開予定を紹介します。

基板上の部品間干渉事例を通じて設計精度向上への取り組みを解説し、他のCadenceツール向け公開モデルも紹介します。

電子設計・解析における生産性の飛躍的な向上は、AIを活用した技術によってもたらされています。ケイデンスは、従来の手法と融合させ、研究に多大な投資を行うことで、AIを幅広く導入し、設計者がより広範なソリューション空間を探索しながら、厳格な基準と積極的な目標への最適化を実現できるよう支援してきました。設計の複雑さが従来の手法やツールの限界を超え始め、市場の需要によってターンアラウンドタイムが短縮されるにつれ、自動化による破壊的な変化には、一貫した品質の結果を確保しながら、新たな手法の導入が必要となるでしょう。本講演では、そのような未来像を描くとともに、驚異的な成果を示し始めているイノベーションの現状を示す信頼できる指標を紹介します。

※当セッションには同時通訳のご用意はございませんが、日本語での概要説明を予定しております